[問題] offgrid的錯誤??

[哇哈哈~]

在TSMC 0.35um CMOS製程中,

我在做DRC偵錯時,發現了1000多個"VERTEX OFFGRID "錯誤...

請問這對下線製程有影響嗎?? 請各位大大幫我解答一下~感激不盡!!

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在TSMC 0.35um CMOS製程中,
我在做DRC偵錯時,發現了1000多個"VERTEX OFFGRID "錯誤...
請問這對下線製程有影響嗎?? 請各位大大幫我解答一下~感激不盡!!

加了PAD之後的嗎?
如果是 那沒關西~~!!!


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: 加了PAD之後的嗎?
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不是捏...是大電路裡的小元件DRC時出現的錯誤....

這樣有關係嗎???

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: 加了PAD之後的嗎?
: 如果是 那沒關西~~!!!
不是捏...是大電路裡的小元件DRC時出現的錯誤....
這樣有關係嗎???

喔 喔~~!!!
那關西可大了喔~~!!!
你要重畫唷!
不然是不能下線的

在你的layout軟體裡面改
cadence Virtouso : options-->Display -->X,Y snap spacing

laker : Options --> Change Grid

35好像最小可以設定成 0.025



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: 喔 喔~~!!!
: 那關西可大了喔~~!!!
: 你要重畫唷!
: 不然是不能下線的
: 在你的layout軟體裡面改
: cadence Virtouso : options-->Display -->X,Y snap spacing
: laker : Options --> Change Grid
: 35好像最小可以設定成 0.025
是可以設定沒錯
但 為 可忽略錯誤不會影響下線
Offgrid問題 Calibre (V2.3A)
整顆晶片
註解用編號
D35.X.01.VERTEX_OFFGRID
TSMC 0.35um CMOS製程之grid為0.025um ，
所以Calibre會檢查佈局中各多邊形之端點是否符合grid的需求，
(各端點之X,Y座標須為0.025um之倍數)
若不符合就會出現 VERTEX_OFFGRID的錯誤，
而Offgrid問題應不至於對製程造成影響。

原作者說的是電路中元件的offgrid,而這可能造成製程和layout時畫的大小不相同,但當然一樣可以下限製作,只是做出來function不太可能會對,因為製程沒辦法做到那麼細的解析度
然而因為工研院.35的PAD本身就有offgrid,這才是因加入PAD後才可忽略的錯誤
不然你可以試下.18製程,.18的PAD沒有offgrid的問題,這時你的LVS若有offgrid,CIC是不會讓你下線的.


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