如何做設計驗證？

[少年的]

請教各位大大：看各位討論了很多有關於電路設計的東西，但是設計出來以後，
要怎麼確認我們設計的東西是對的呢？而且是符合規格的要求？

謝謝！！
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* Origin: ★ 交通大學資訊科學系 BBS ★ <bbs.cis.nctu.edu.tw: 140.113.23.3>

[羊出在羊毛身上....罔rm]

如果是數位電路的話，那只要　Functional work ，那就是 work了

Analog 的話，通常都有數種或是固定方法的測試電路。


※ 引述《***@bbs.cis.nctu.edu.tw (少年的)》之銘言：
: 請教各位大大：看各位討論了很多有關於電路設計的東西，但是設計出來以後，
: 要怎麼確認我們設計的東西是對的呢？而且是符合規格的要求？
: 謝謝！！

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◆ From: 140.115.220.135

[少年的]

那如何確認你的 function 符合你的規格呢？

Post by 羊出在羊毛身上....罔rm
如果是數位電路的話，那只要　Functional work ，那就是 work了
Analog 的話，通常都有數種或是固定方法的測試電路。
: 請教各位大大：看各位討論了很多有關於電路設計的東西，但是設計出來以後，
: 要怎麼確認我們設計的東西是對的呢？而且是符合規格的要求？
: 謝謝！！

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* Origin: ★ 交通大學資訊科學系 BBS ★ <bbs.cis.nctu.edu.tw: 140.113.23.3>

[博班的生活是降喔]

※ 引述《***@ptt.cc (羊出在羊毛身上....罔rm)》之銘言：
: 如果是數位電路的話，那只要　Functional work ，那就是 work了
: Analog 的話，通常都有數種或是固定方法的測試電路。

數位電路除了functional work之外
還要考慮test pattern的coverage問題
簡單的說
就是你給的pattern可能太少or不夠,測不出關鍵的問題來
再來還要考慮timing的問題
要check critical path是否符合design spec.
即使functional work, timing constraint不符合也是沒用

類比的話,問題更複雜
不過主要是看performance是否有符合spec.
另外要考慮將來做成IC時的非理想VDD以及其他noise問題
還有製程偏移的問題(當然數位電路也有所謂的SSTA)

不過我都是簡單的歸類
數位主要是看timing (function correct是最基本的要求)
類比主要是看performance (不同電路所看的東西不同)

不過類比驗證比數位驗證難做多了,以CAD的角度來看的話
我不是做design的,有說錯的地方歡迎大家指正^^


: ※ 引述《***@bbs.cis.nctu.edu.tw (少年的)》之銘言：
: : 請教各位大大：看各位討論了很多有關於電路設計的東西，但是設計出來以後，
: : 要怎麼確認我們設計的東西是對的呢？而且是符合規格的要求？
: : 謝謝！！
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[noone]

Post by 少年的
那如何確認你的 function 符合你的規格呢？

Post by 羊出在羊毛身上....罔rm
如果是數位電路的話，那只要　Functional work ，那就是 work了
Analog 的話，通常都有數種或是固定方法的測試電路。

用 FPGA 囉.
其他嘛.. 用 JPEG 為例,

驗證 encoder: 把encode好的東西用已做好的decoder (SW/HW)來decode;
.... decoder: 把一張JPEG圖輸入, 看輸出的Y,Cb,Cr / RGB 能不能用軟體看

更專業的如測 LCD Panel, 可到致茂網站看他們的機台.
--
※ Origin: 楓橋驛站<bbs.cs.nthu.edu.tw> ◆ From: 60-248-111-133.HINET-IP.hinet.net

[少年的]

Post by noone

Post by 少年的
那如何確認你的 function 符合你的規格呢？

用 FPGA 囉.
其他嘛.. 用 JPEG 為例,
驗證 encoder: 把encode好的東西用已做好的decoder (SW/HW)來decode;
..... decoder: 把一張JPEG圖輸入, 看輸出的Y,Cb,Cr / RGB 能不能用軟體看
更專業的如測 LCD Panel, 可到致茂網站看他們的機台.

用 FPGA 測，也應該會用一些 Patterns 來 run, 如果這些 patterns coverage
不夠，怎麼辦？（那我們怎麼知道 coverage 不夠？要等到 Chip 回來才知道嗎？）

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[賣頻寬控制分享器]

※ 引述《***@bbs.cis.nctu.edu.tw (少年的)》之銘言：
: ==> 在 ***@bbs.cs.nthu.edu.tw (noone) 的文章中提到:
: > 用 FPGA 囉.
: > 其他嘛.. 用 JPEG 為例,
: > 驗證 encoder: 把encode好的東西用已做好的decoder (SW/HW)來decode;
: > ..... decoder: 把一張JPEG圖輸入, 看輸出的Y,Cb,Cr / RGB 能不能用軟體看
: > 更專業的如測 LCD Panel, 可到致茂網站看他們的機台.
: 用 FPGA 測，也應該會用一些 Patterns 來 run, 如果這些 patterns coverage
: 不夠，怎麼辦？（那我們怎麼知道 coverage 不夠？要等到 Chip 回來才知道嗎？）
這些都是用算的吧= =
從你的function...去算出你的test patterns...
然後你就會知道這個patterns有多少coverage...

根據上課的印象回答...
如果有錯還請指正= =

--
▁▁▁▁▁▁▁▁▁▁▁▁▁▁▁▁▁▁
國 立 聯 合 大 學
(理工/電資/管理/技術/客家)院所 招生中
National United University
───────────────────────────────────
首頁 http://www.nuu.edu.tw BBS telnet://uun.twbbs.org

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◆ From: 220.133.140.180

[未來，一直來一直來]

有專門做verification的tool
有興趣去看一下vera 他可以做SOC的驗證
自動產生pattern 號稱coverage超高的

FPGA事實上合成跟target chip不一樣 還是有一些風險的
而且FPGA還是要人去測 還是有pattern coverage的問題
※ 引述《***@bbs.cis.nctu.edu.tw (少年的)》之銘言：
: ==> 在 ***@bbs.cs.nthu.edu.tw (noone) 的文章中提到:
: > 用 FPGA 囉.
: > 其他嘛.. 用 JPEG 為例,
: > 驗證 encoder: 把encode好的東西用已做好的decoder (SW/HW)來decode;
: > ..... decoder: 把一張JPEG圖輸入, 看輸出的Y,Cb,Cr / RGB 能不能用軟體看
: > 更專業的如測 LCD Panel, 可到致茂網站看他們的機台.
: 用 FPGA 測，也應該會用一些 Patterns 來 run, 如果這些 patterns coverage
: 不夠，怎麼辦？（那我們怎麼知道 coverage 不夠？要等到 Chip 回來才知道嗎？）

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◆ From: 203.69.97.52
※ 編輯: acelp 來自: 203.69.97.52 (08/02 10:45)

[竹科流浪犬]

Vera, Specman e, 或是System Verilog還是需要人去寫
testbench, 自動產生pattern, 實際還是要靠妳寫的一
些constrain rule去讓這些tool去產生, 另外還有test
senario怎來, 如何定coverage index這些都還是要人
用這些Tool提供的程式語言來寫!

原作者問題, 可以參考Writing Testbenches

※ 引述《acelp (未來，一直來一直來)》之銘言：
: 有專門做verification的tool
: 有興趣去看一下vera 他可以做SOC的驗證
: 自動產生pattern 號稱coverage超高的
: FPGA事實上合成跟target chip不一樣 還是有一些風險的
: 而且FPGA還是要人去測 還是有pattern coverage的問題
: ※ 引述《***@bbs.cis.nctu.edu.tw (少年的)》之銘言：
: : 用 FPGA 測，也應該會用一些 Patterns 來 run, 如果這些 patterns coverage
: : 不夠，怎麼辦？（那我們怎麼知道 coverage 不夠？要等到 Chip 回來才知道嗎？）

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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 61.230.208.54

[竹科流浪犬]

不過根據今年DAC調查, Functional Verification還是數位設計者
最大的問題!

※ 引述《che[***@bbs.badcow.com.tw (博班的生活是降喔)》之銘言：
: 不過我都是簡單的歸類
: 數位主要是看timing (function correct是最基本的要求)
: 類比主要是看performance (不同電路所看的東西不同)
: 不過類比驗證比數位驗證難做多了,以CAD的角度來看的話
: 我不是做design的,有說錯的地方歡迎大家指正^^

--
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◆ From: 61.230.208.54

[博班的生活是降喔]

※ 引述《***@ptt.cc (竹科流浪犬)》之銘言：
: 不過根據今年DAC調查, Functional Verification還是數位設計者
: 最大的問題!

這我同意^^
畢竟這牽扯到test pattern的coverage的問題
沒有達到100%就不能說design完全function correct

也不是我要硬凹 :)
不過有時可能是timing的問題,造成收到的資料不對
想想我們應該是在講同樣的東西^^"
真正在check function是否work
一定是會考慮timing因素下去的^^


: ※ 引述《che[***@bbs.badcow.com.tw (博班的生活是降喔)》之銘言：
: : 不過我都是簡單的歸類
: : 數位主要是看timing (function correct是最基本的要求)
: : 類比主要是看performance (不同電路所看的東西不同)
: : 不過類比驗證比數位驗證難做多了,以CAD的角度來看的話
: : 我不是做design的,有說錯的地方歡迎大家指正^^
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[少年的]

Post by 博班的生活是降喔
: 不過根據今年DAC調查, Functional Verification還是數位設計者
: 最大的問題!
這我同意^^
畢竟這牽扯到test pattern的coverage的問題
沒有達到100%就不能說design完全function correct
也不是我要硬凹 :)
不過有時可能是timing的問題,造成收到的資料不對
想想我們應該是在講同樣的東西^^"
真正在check function是否work
一定是會考慮timing因素下去的^^

要怎麼做到 100% functional coverage?困難嗎？

若因為 timing 影響到 function，那換不同的製程是不是就可能
造成 function 不 work?

難道無法做到完全 timing independent?
--
* Origin: ★ 交通大學資訊科學系 BBS ★ <bbs.cis.nctu.edu.tw: 140.113.23.3>

[未來，一直來一直來]

你的STA做不好已經不是Functional Verification的範圍了
timing是最基本的 基本上timing的問題STA都能解決
--
假使timing都無法確定 那根本不用作verification了:p
※ 引述《***@bbs.badcow.com.tw (博班的生活是降喔)》之銘言：
: ※ 引述《***@ptt.cc (竹科流浪犬)》之銘言：
: : 不過根據今年DAC調查, Functional Verification還是數位設計者
: : 最大的問題!
: 這我同意^^
: 畢竟這牽扯到test pattern的coverage的問題
: 沒有達到100%就不能說design完全function correct
: 也不是我要硬凹 :)
: 不過有時可能是timing的問題,造成收到的資料不對
: 想想我們應該是在講同樣的東西^^"
: 真正在check function是否work
: 一定是會考慮timing因素下去的^^

--
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◆ From: 203.69.97.52

[博班的生活是降喔]

�� �ޭz�***@ptt.cc (���ӡA�@���Ӥ@����)�n���ʨ��G
: �A��STA�����n�w�g���OFunctional Verification���d���F
: timing�O�̰򥻪� �򥻤Wtiming�����DSTA�����ѨM

�ڬO�S��run�Ldigital design flow��^^"
���L�b����STA��R��
���F�ŦXtiming constraint���n�D�~
�[�Jtiming���]����O�i���|��skew or glitch
�y��function error?

STA�u��timing���D?
���|���X�h�Ҷqtiming�y��function�����D?
�٬O��design��
��check Function���D(�L�Ҽ{timing)
�A�ӴN��STA��check timing
�
��...�ڬO�Q�бФj�a
���|�A�Ҽ{timing���]��U�b�h��function check?
�U���U����?

�[��i�঳�I���D,�Фj�a���ɤ@�U^^
--
�~�w�w�w�w Origin:<���}������> bbs.badcow.com.tw (210.200.247.200)�w�w�w�w�w��
�x  �� Welcome to SimFarm BBS -- From : [210.192.248.123] �x
�������� �����m���}���K�O�������q��:40586000���b��:zoo���K�X:zoo�n ������ �w��

[博班的生活是降喔]

※ 引述《***@bbs.cis.nctu.edu.tw (少年的)》之銘言：
: ==> 在 ***@bbs.badcow.com.tw (博班的生活 的文章中提到:
: > 這我同意^^
: > 畢竟這牽扯到test pattern的coverage的問題
: > 沒有達到100%就不能說design完全function correct
: > 也不是我要硬凹 :)
: > 不過有時可能是timing的問題,造成收到的資料不對
: > 想想我們應該是在講同樣的東西^^"
: > 真正在check function是否work
: > 一定是會考慮timing因素下去的^^
: 要怎麼做到 100% functional coverage?困難嗎？
: 若因為 timing 影響到 function，那換不同的製程是不是就可能
: 造成 function 不 work?
: 難道無法做到完全 timing independent?

驗證的方法很多...
不過最常見的還是靠simulation

digital design往往十分龐大
當input pin很多時
你是無法把所有pattern都run過
當然有很多人提出各式各樣的方法來改善
不過要號稱100% coverage的驗證
可能只有上課的project那種小電路才可能吧XD
--
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[可愛的哲哲]

�i �b ***@bbs.badcow.com.tw (�կZ���ͬ��O����) ���j�@������: �j
: �� �ޭz�***@ptt.cc (���ӡA�@���Ӥ@����)�n���ʨ��G
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: �ڬO�S��run�Ldigital design flow��^^"
: ���L�b����STA��R��
: ���F�ŦXtiming constraint���n�D�~
: �[�Jtiming���]����O�i���|��skew or glitch
: �y��function error?

clock skew �ݩ� gate delay && RC delay �p�����D,
�b timing ��R���|�Q�ݥX
clock jitter �i�a�]�w clock uncertainity �ӹw�d margin
glitch �]�O�ݩ� gate delay ���D,�p�G�� gated clock �]�p���D,
�ثe�]�i�ˬd. �D gated clock �W�T���� glitch,���@����R gate delay
���D�ۦP,�ҥH���������D

: STA�u��timing���D?
: ���|���X�h�Ҷqtiming�y��function�����D?

�A�� function ���D, �p�G�� synthesis �n���y��,
�i�� LEC �ˬd, �p�G���]�p���D, RTL �N�|���F
�p�G�O�]�� delay �L�j�y�� timing ���~, �o�Ӧb STA report �N�i���D

: �٬O��design��
: ��check Function���D(�L�Ҽ{timing)
: �A�ӴN��STA��check timing
: �

���M�O�o�˪�

: ��...�ڬO�Q�бФj�a
: ���|�A�Ҽ{timing���]��U�b�h��function check?
: �U���U����?
: �[��i�঳�I���D,�Фj�a���ɤ@�U^^

���D�A���q���� internal trigger, �Ҧp�ѥ~���H������
���� trigger �H��,�S�D gated-clock ����, �o�ر��p�U
�]�p�q��������, �����Ҷq delay �~���T�O function ���T.
(simulation ���� cycle-accuracy �٤���)

�p�G�O�зǪ��� clock �X�ʪ��q��,simulation �u�� cycle-accuracy
����, STA �� report �N�ܰ��F.

--
�ڬO.......
�i�R��������...

�� �ӷ�:�E�|�ʦ~�ӲĤ@�a�䯸 culture.twbbs.org�E[FROM: soldier]

[少年的]

�Y�O�n�Ҽ{ timing �~���T�O design functional ���T�A���бЦ��H��
RTL sign off �O���򰵪��H

Post by 可愛的哲哲
: �ڬO�S��run�Ldigital design flow��^^"
: ���L�b����STA��R��
: ���F�ŦXtiming constraint���n�D�~
: �[�Jtiming���]����O�i���|��skew or glitch
: �y��function error?
clock skew �ݩ� gate delay && RC delay �p�����D,
�b timing ��R���|�Q�ݥX
clock jitter �i�a�]�w clock uncertainity �ӹw�d margin
glitch �]�O�ݩ� gate delay ���D,�p�G�� gated clock �]�p���D,
���D�ۦP,�ҥH���������D
: STA�u��timing���D?
: ���|���X�h�Ҷqtiming�y��function�����D?
�A�� function ���D, �p�G�� synthesis �n���y��,
�i�� LEC �ˬd, �p�G���]�p���D, RTL �N�|���F
�p�G�O�]�� delay �L�j�y�� timing ���~, �o�Ӧb STA report �N�i���D
: �٬O��design��
: ��check Function���D(�L�Ҽ{timing)
: �A�ӴN��STA��check timing
: �
���M�O�o�˪�
: ��...�ڬO�Q�бФj�a
: ���|�A�Ҽ{timing���]��U�b�h��function check?
: �U���U����?
���D�A���q���� internal trigger, �Ҧp�ѥ~���H������
���� trigger �H��,�S�D gated-clock ����, �o�ر��p�U
�]�p�q��������, �����Ҷq delay �~���T�O function ���T.
(simulation ���� cycle-accuracy �٤���)
�p�G�O�зǪ��� clock �X�ʪ��q��,simulation �u�� cycle-accuracy
����, STA �� report �N�ܰ��F.

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* Origin: �� ���q�j�Ǹ��T���Ǩt BBS �� <bbs.cis.nctu.edu.tw: 140.113.23.3>

[可愛的哲哲]

【 在 ***@bbs.cis.nctu.edu.tw (少年的) 的大作中提到: 】
: 若是要考慮 timing 才能確保 design functional 正確，那請教有人做
: RTL sign off 是怎麼做的？

模擬無法做到 cycle accuracy 就 OK 的，本來就不能只做到 RTL 驗證。
但是這種電路通常不會占整個晶片的大部分，只要個別切除來研究就可以了。
其餘大部分的電路 RTL check OK，剩下就是 STA 的問題。

--
我是.......
可愛的哲哲喔...

※ 來源:‧四百年來第一靠邊站 culture.twbbs.org‧[FROM: royals]

[少年的]

是不是一般做 FPGA prototyping 也只能 handle pure function
而沒有 Timing。它們似乎也可以驗證整個系統，它們是怎麼 handle
timing?

Post by 可愛的哲哲
: 若是要考慮 timing 才能確保 design functional 正確，那請教有人做
: RTL sign off 是怎麼做的？
模擬無法做到 cycle accuracy 就 OK 的，本來就不能只做到 RTL 驗證。
但是這種電路通常不會占整個晶片的大部分，只要個別切除來研究就可以了。
其餘大部分的電路 RTL check OK，剩下就是 STA 的問題。

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* Origin: ★ 交通大學資訊科學系 BBS ★ <bbs.cis.nctu.edu.tw: 140.113.23.3>

[可愛的哲哲]

【 在 ***@bbs.cis.nctu.edu.tw (少年的) 的大作中提到: 】
: 是不是一般做 FPGA prototyping 也只能 handle pure function
: 而沒有 Timing。它們似乎也可以驗證整個系統，它們是怎麼 handle
: timing?

FPGA 是只能驗證 function 沒錯啊，除非你的系統慢到用 FPGA 實現就可以了。
我覺得你可能要搞清楚，FPGA 的作用有分成兩個方面：

1. Hardware acceleration:

這是因為用電腦跑 Verilog/VHDL 模擬實在太慢了，因此用硬體的
方式加速模擬的速度。所以即使 FPGA 無法做到 real-time 模擬，
至少也會比跑電腦的 Verilog/VHDL 模擬快很多。
以多媒體硬體設計為例，就可以應用 FPGA 來解整張圖或是整張影片，
可以完整測完整個影片的解碼動作。如果用電腦模擬，可能會跑不完，
最多解個一兩張 frame 就很了不起了。(光這樣電腦就要跑 4hr 左右)

所以為了加速 FPGA 的速度，FPGA 除了靠製程改善速度外，
也提供一些較快速的 Arithmetic Unit 的選擇，讓 FPGA 實際可執行
的速度可以較接近 real timing，但是通常還是跟未來預計用 ASIC
下線時的速度差很遠。因此沒有人用 FPGA 來驗證電路速度的啦。

我前面已經講過了，要知道電路的最高速度就是看 STA report。

2. Protocal Verification:

這部分的作用，以往是結合已開發完成的 evulation board，讓由
FPGA 實現的系統核心部分與周邊介面溝通，或與上層 MAC 或 CPU
溝通，測試周邊與 FPGA 實現的核心，在實際運作下(當然是降速測試)
是否有 bug，目前有些 FPGA 內含 CPU，也可提前測試 embedded CPU
的溝通。一般來講，這樣的測試就是測到 cycle accuracy，所以如果
有所有周邊的 Verilog/VHDL Model (可準確到 cycle accuracy)的話，其實
也可以跑 Verilog/VHDL 模擬。例如 ARM 就有提供這樣的 Verilog/VHDL
model 供 Verification。只是最後通常還是會用 FPGA 做 integration
測試。

總之，你一開始問的問題就太大了。
怎麼驗證電路功能，確保電路 OK，要看你要作什麼，才有處裡的方法。

--
我是.......
可愛的哲哲喔...

※ 來源:‧四百年來第一靠邊站 culture.twbbs.org‧[FROM: royals]

[博班的生活是降喔]

※ 引述《***@bbs.cis.nctu.edu.tw (少年的)》之銘言：
: 是不是一般做 FPGA prototyping 也只能 handle pure function
: 而沒有 Timing。它們似乎也可以驗證整個系統，它們是怎麼 handle
: timing?

download到FPGA板子裡面後
不是有相對應的合成電路了?
那這樣去驗證design就算是有考慮timing了吧?

所以FPGA是在有考慮timing的條件下去做check
會用硬體驗證只是希望加快驗證的速度而已
這樣說應該沒錯吧?

: ==> 在 ***@cad1.ee.nctu.edu.tw (可愛的哲哲) 的文章中提到:
: > 【 在 ***@bbs.cis.nctu.edu.tw (少年的) 的大作中提到: 】
: > 模擬無法做到 cycle accuracy 就 OK 的，本來就不能只做到 RTL 驗證。
: > 但是這種電路通常不會占整個晶片的大部分，只要個別切除來研究就可以了。
: > 其餘大部分的電路 RTL check OK，剩下就是 STA 的問題。
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